當微縮變慢，封裝接棒
過去數十年，效能進步靠的是電晶體微縮（前段製程）。但隨著節點逼近原子尺度，微縮的成本與難度急遽上升，單一大晶片的良率也隨面積指數下降。先進封裝（advanced packaging）因此從幕後走到台前：與其把所有功能塞進一顆巨大的單晶片（monolithic SoC），不如把它拆成多顆小晶粒（chiplet）再拼起來、堆起來。封裝從「保護晶片、連到電路板」的配角，升級為延續摩爾定律的系統級整合（system-level integration）主戰場。
為什麼要拆：良率、成本與異質整合
良率的數學
晶片良率隨面積與缺陷密度指數下降：
$$Y \approx e^{-D_0 \cdot A}$$
其中 $D_0$ 為缺陷密度（defects/cm²）、$A$ 為晶粒面積。面積加倍時良率不是減半，而是指數惡化。
把一顆大晶片切成數顆小 chiplet，每顆良率高，再挑選 KGD（Known Good Die，已知良品晶粒）組裝，整體有效良率大幅提升、成本下降。一顆 800 mm² 的單晶片良率可能慘不忍睹，但拆成多顆 100 mm² 的 chiplet 則切實可行。
異質整合
更重要的是異質整合（heterogeneous integration）：不同功能適合不同製程。
- 運算核心：最先進節點（3/2 nm），追求密度與速度。
- I/O、類比、電源：成熟節點（如 7/12 nm 甚至更老），微縮無益反而貴。
- 記憶體（HBM）：專用 DRAM 製程。
把各自用最划算的製程做的 chiplet 整合在一起，比硬把全部塞進最先進節點便宜得多。這就是 chiplet 範式的經濟學核心。
互連層次：從打線到矽中介層
封裝的核心是怎麼把晶粒接出來、接在一起，互連密度（I/O 數與間距）決定了能力等級：
| 技術世代 | 互連方式 | 間距（pitch） | I/O 密度 |
|---|---|---|---|
| 傳統打線 | wire bond | ～數十 µm | 低 |
| 覆晶 | flip-chip bump | ～100～150 µm | 中 |
| 2.5D（CoWoS） | micro-bump + 矽中介層 | ～40～50 µm | 高 |
| 3D（hybrid bond） | 銅對銅直接鍵合 | < 10 µm（邁向 1 µm） | 極高 |
bump pitch（凸塊間距）是先進封裝的關鍵指標：間距越小，單位面積能接出的訊號越多、互連越短、能效越好。從覆晶的百微米級，到 3D hybrid bonding 的個位數微米級，互連密度提升了數個數量級。
2.5D 封裝：CoWoS
2.5D 指多顆晶粒並排放在一塊矽中介層（silicon interposer）上，中介層內含高密度繞線與 TSV，把各晶粒互連並接到下方基板。代表技術是台積電的 CoWoS（Chip-on-Wafer-on-Substrate）：
- 應用：幾乎所有高階 AI 加速器（GPU + 多顆 HBM）都用 CoWoS——GPU 運算晶粒與 HBM 記憶體堆疊並排在矽中介層上，靠中介層提供 TB/s 級的超寬互連。
- 中介層：矽中介層提供細到微米級的繞線（遠超有機基板），但面積受光罩尺寸（reticle limit，約 858 mm²）限制，先進 CoWoS 已需多光罩拼接（reticle stitching）做出超大中介層。
- 變體：CoWoS-S（矽中介層）、CoWoS-R（RDL，較便宜）、CoWoS-L（局部矽橋 + RDL，兼顧成本與密度）。
CoWoS 產能是當前 AI 晶片供應的核心瓶頸，與 HBM 並列為「卡脖子」環節。
3D 封裝：往上堆與 hybrid bonding
3D IC 把晶粒垂直堆疊，用 TSV 在矽中穿孔做垂直互連，比 2.5D 的水平互連更短、密度更高。關鍵鍵合技術從 micro-bump 演進到 hybrid bonding（混合鍵合）：
- micro-bump：每個連接是一顆小焊球，間距受限於約 10 µm 以上，且有電阻與可靠度限制。
- hybrid bonding：把兩片晶圓/晶粒的銅墊與介電層直接面對面鍵合（Cu-Cu + 介電對介電），無焊球，間距可推進到 < 1 µm，互連密度與能效大幅躍升。代表如台積電 SoIC、3D Fabric。
3D 堆疊的最大挑戰是散熱：上下堆疊使熱量難以排出，熱密度（power density）與熱點（hotspot）成為設計約束；以及 TSV 占用矽面積、堆疊應力（warpage）、與測試（堆疊後內部 die 難觸及，需 KGD 篩選與 die-to-die 測試）。
2.5D vs. 3D：取捨總覽
| 維度 | 2.5D（CoWoS） | 3D（SoIC/hybrid bond） |
|---|---|---|
| 排列 | 並排於中介層 | 垂直堆疊 |
| 互連長度 | 較長（水平） | 最短（垂直） |
| 互連密度 | 高（µm 級） | 極高（< 1 µm） |
| 散熱 | 相對容易 | 困難（堆疊鎖熱） |
| 成本/難度 | 高 | 更高 |
| 典型應用 | GPU + HBM | 邏輯堆 SRAM、3D SoC |
標準化與生態：UCIe
chiplet 要能跨廠混搭，需要互連標準。UCIe（Universal Chiplet Interconnect Express）定義了 die-to-die 的實體層、協定與封裝介面，目標是讓不同供應商的 chiplet 像積木一樣互通，建立開放的 chiplet 生態。這對打破單一大廠垂直整合、形成「chiplet 市集」至關重要，但實務上 die-to-die 介面的電氣設計、測試與良率歸屬仍是挑戰。
失效模式與前沿
先進封裝的可靠度挑戰包括：熱應力與翹曲（warpage）造成的鍵合開裂、TSV 的熱機械應力（keep-out zone 影響鄰近電晶體）、micro-bump 的電遷移、以及堆疊後的散熱與測試難題。前沿方向集中在：hybrid bonding 間距持續微縮、面板級封裝（panel-level packaging）降低成本、玻璃基板取代有機基板提升平整度與密度、整合矽光子（co-packaged optics）把光學引擎拉進封裝、以及晶圓級整合（如 CoWoS 超大中介層、晶圓級系統）。當前段微縮的紅利見頂，先進封裝已成為效能與成本進步的新主引擎，也是台灣半導體聚落從晶圓代工向「整合服務」延伸的關鍵戰場。
延伸閱讀：〈Chiplet 與異質整合〉、〈CoWoS 與 3D IC 封裝〉、〈記憶體入門：DRAM、NAND 與 HBM〉。