把電源搬到背面的動機
傳統晶片所有金屬層都堆在電晶體正面（front side）：靠近元件的局部互連、中段的訊號繞線、頂部的供電網（power delivery network, PDN）全擠在同一側。問題是——供電與訊號在搶同一批繞線資源。隨著電晶體微縮，供電網的金屬越來越細、電阻越來越大，而訊號線也越來越擁擠。
背面供電（backside power delivery network, BSPDN）的核心思想很直接：把電晶體晶圓翻面、磨薄，在背面重新建一套專屬的供電金屬網，透過奈米級矽穿孔（nano-TSV）或直接接觸把電源送到電晶體源／汲端。正面則專心跑訊號。這是繼 FinFET、GAA 之後，互連層級的一次架構級革新。
IR drop：被低估的微縮殺手
供電品質的核心指標是 IR drop——電流流過供電網電阻造成的電壓降：
$$\Delta V = I \cdot R_{PDN}$$
當供電金屬隨節點變細，R_PDN 上升；而晶片電流密度又隨電晶體數增加而上升，兩者相乘讓 IR drop 惡化。供電電壓本就只有 ~0.7 V 量級，若 IR drop 吃掉 50～100 mV，等於讓電晶體在更低電壓工作，速度下降、時序失效。
BSPDN 的關鍵收益正在這裡：背面金屬可以做得又寬又厚（不必遷就正面訊號密度），R_PDN 大幅下降，IR drop 可改善數十毫伏。文獻與業界資料顯示 BSPDN 能把供電網壓降減半量級，等效換來頻率或功耗的提升。
| 指標 | 正面供電（傳統） | 背面供電（BSPDN） |
|---|---|---|
| 供電金屬寬度 | 受訊號層擠壓 | 可加寬加厚 |
| R_PDN | 高 | 低 |
| 典型 IR drop | 數十～100 mV | 改善約 30～50%+ |
| 訊號繞線資源 | 與供電競爭 | 釋放（更易繞線） |
| 製程複雜度 | 低 | 高（極薄化＋對準） |
兩條技術路線：埋入軌與直接接觸
BSPDN 並非單一做法，主要分兩階段演進：
- 背面金屬 + 埋入式電源軌（buried power rail, BPR）：先在正面元件層下方埋入電源軌（常用鎢或釕，因需耐後續高溫），再從背面接上供電網。BPR 把標準單元（standard cell）內的電源軌「沉」到元件之下，釋放正面軌道資源，本身就能縮小單元高度。
- 背面直接接觸（direct backside contact）：更激進地從背面直接接到電晶體源／汲，省去經過正面再繞回的路徑，IR drop 最佳。
兩者都需要把承載元件的矽晶圓磨薄到僅數百 nm 至數 µm，再以晶圓鍵合（wafer bonding）轉貼到載體晶圓上操作。
製程挑戰與失效模式
BSPDN 的工程難度集中在三點：
- 極致薄化與平整：背面矽要磨到極薄，CMP 的均勻度與停止層控制要求空前；過薄易碎裂、厚度不均造成 nano-TSV 深度失控。
- 正背面對準（overlay）：背面供電孔要精準對上正面奈米級源汲，對準誤差直接造成斷路或短路。
- 熱管理惡化：電晶體原本靠正面金屬層散熱，BSPDN 後正面熱路徑改變，加上背面薄矽，自加熱（self-heating）與熱點問題加劇，影響可靠度（電遷移、BTI）。
- 鍵合與翹曲（warpage）：晶圓轉貼引入應力，可能造成翹曲與良率損失。
這些都讓 BSPDN 成為良率與量測極度敏感的製程，背面對準量測與薄化均勻度監控是導入瓶頸。
與 GAA、CFET 的協同
BSPDN 不是孤立技術，它與電晶體結構演進深度耦合。GAA 與後續 CFET（互補式 FET 垂直堆疊）會把正面元件做得更密、發熱更集中，正面繞線資源更稀缺——這正是 BSPDN 釋放繞線、改善供電的用武之地。三者合起來構成 2 nm 級之後的「下一代邏輯平台」：
- GAA／CFET 解決電晶體靜電控制與密度；
- BSPDN 解決供電與繞線壅塞；
- 背面薄化技術同時嘉惠3D 堆疊與先進封裝的互連。
前沿現況
主要先進邏輯廠商已將 BSPDN 列為 2 nm 級節點前後的關鍵差異化技術，部分以 BPR 先導入、再演進到直接背面接觸。雖然薄化、對準、散熱仍是良率挑戰，但其對 IR drop 與繞線壅塞的根本性改善，使它幾乎確定成為先進邏輯的標準配備。把電源線搬到背面，看似只是「換邊」，實則是讓晶片在供電與訊號這對長期矛盾中，第一次有了各自獨立的設計空間。
延伸閱讀：〈電晶體結構演進：平面、FinFET 到 GAA〉、〈化學機械研磨（CMP）〉、〈先進封裝：Chiplet、CoWoS 與 2.5D／3D IC〉。