摩爾定律差點死在閘極漏電上
二十一世紀初，電晶體微縮撞上一道幾乎致命的物理牆。MOSFET 的核心是閘極電容：閘極透過一層極薄的絕緣層控制底下通道的開關。要讓電晶體在低電壓下還能有效控制電流，這層閘極介電層（gate dielectric）必須越做越薄。
數十年來，這層介電質一直是二氧化矽（$\mathrm{SiO_2}$）——天生長在矽上、介面完美、製程成熟。但到了 90 nm/65 nm 世代，$\mathrm{SiO_2}$ 已被逼到只剩約 1.2 nm，僅約 5 個原子層厚。薄到這個程度，電子會直接量子穿隧（quantum tunneling）穿過介電層，產生指數級暴增的閘極漏電流（gate leakage）。漏電讓晶片待機功耗失控、發熱爆表——摩爾定律眼看就要停在這裡。
為什麼不能再薄：電容與穿隧的矛盾
閘極的控制能力正比於單位面積電容 $C_{\mathrm{ox}}$。平行板電容公式：
$$C_{\mathrm{ox}} = \frac{\varepsilon_0 \kappa}{t_{\mathrm{ox}}}$$
其中 $\kappa$ 是介電常數、$t_{\mathrm{ox}}$ 是介電層厚度。要增大 $C_{\mathrm{ox}}$（更強的閘極控制），傳統做法只有一條路：減小 $t_{\mathrm{ox}}$。但 $t_{\mathrm{ox}}$ 越薄，穿隧機率隨厚度指數上升——這就是死結。
突破點在公式裡的另一個變數 $\kappa$：如果換一種介電常數 $\kappa$ 更高的材料（High-k），就能在「物理上更厚」的同時維持「電性上等效更薄」的電容。物理厚度增加 → 穿隧漏電指數下降；高 $\kappa$ 補回電容 → 閘極控制不打折。一舉解開矛盾。
EOT：用一把 $\mathrm{SiO_2}$ 的尺來量 High-k
為了在不同材料間公平比較，工程上定義等效氧化層厚度（EOT, equivalent oxide thickness）——把 High-k 層換算成「電容相同的 $\mathrm{SiO_2}$ 要多厚」：
$$\mathrm{EOT} = t_{\mathrm{high\text{-}k}}\cdot\frac{\kappa_{\mathrm{SiO_2}}}{\kappa_{\mathrm{high\text{-}k}}}$$
舉例：$\mathrm{SiO_2}$ 的 $\kappa \approx 3.9$，二氧化鉿 $\mathrm{HfO_2}$ 的 $\kappa \approx 20$~$25$。若用 3 nm 厚的 $\mathrm{HfO_2}$：
$$\mathrm{EOT} = 3\,\mathrm{nm} \times \frac{3.9}{25} \approx 0.47\,\mathrm{nm}$$
也就是說，物理上 3 nm 厚的 $\mathrm{HfO_2}$，電性上等效於不到 0.5 nm 的 $\mathrm{SiO_2}$。物理厚度是 $\mathrm{SiO_2}$ 的 6 倍以上（穿隧漏電可降低約 100~1000 倍），電容卻更強。這就是 High-k 的核心魔法。
| 材料 | 介電常數 $\kappa$ | 能隙 $E_g$（eV） | 角色 |
|---|---|---|---|
| $\mathrm{SiO_2}$ | 3.9 | 9.0 | 傳統閘極介電 |
| $\mathrm{Si_3N_4}$ | 7 | 5.3 | 中介 |
| $\mathrm{Al_2O_3}$ | 9 | 8.8 | 阻障/介電 |
| $\mathrm{HfO_2}$ | 20~25 | 5.7 | 主流 High-k |
| $\mathrm{ZrO_2}$ | 25 | 5.8 | DRAM 電容 |
注意取捨：$\kappa$ 越高，能隙 $E_g$ 往往越小，導帶偏移（band offset）變小、漏電的另一條路（Schottky/Frenkel-Poole）變大。$\mathrm{HfO_2}$ 之所以勝出，是因為它在 $\kappa$、能隙、熱穩定性與製程相容性之間取得最佳平衡。
為什麼 High-k 一定要配金屬閘極
把 $\mathrm{SiO_2}$ 換成 $\mathrm{HfO_2}$ 只解決了一半問題，卻引爆了新麻煩，逼出「金屬閘極」這個配套。
傳統閘極是摻雜多晶矽（poly-Si）。但 poly-Si 配上 High-k 時出現兩個致命問題：
- 費米能階釘扎（Fermi-level pinning）：poly-Si 與 $\mathrm{HfO_2}$ 介面的缺陷態把費米能階「釘住」，使閾值電壓 Vth 無法調到正確值
- 聲子散射（remote phonon scattering）：High-k 材料的極性聲子會散射通道載子，降低遷移率，抵銷一部分效能
- 多晶矽空乏（poly depletion）：poly-Si 閘極在反轉時自身會空乏出一層，等效增加 EOT 約 0.3~0.4 nm，抵銷 High-k 的好處
解法是把閘極換成金屬（metal gate）： - 金屬沒有空乏效應，消除 poly depletion 的 EOT 損失 - 透過選不同功函數（work function）金屬，分別為 NMOS（功函數靠近導帶）與 PMOS（靠近價帶）設定正確的 Vth - 金屬閘極與 High-k 一起導入，合稱 HKMG（High-k Metal Gate），自 45 nm（Intel，2007）起成為先進製程標配
兩種整合流程：Gate-First vs Gate-Last
HKMG 的製造有兩條路線，差別在「金屬閘極何時形成」：
- Gate-First：先做好 High-k + 金屬閘極，再做高溫的源汲極活化退火。問題是金屬要熬過約 1000°C 的高溫，功函數容易漂移、難以同時滿足 N/P 兩種
- Gate-Last（替代閘極，replacement gate）：先用假的多晶矽「犧牲閘極」走完高溫步驟，最後再把它挖掉、填入 High-k 與金屬。金屬不必經歷高溫，功函數控制精準。Intel 採此路線並領先業界
Gate-Last 雖製程複雜、多了挖填步驟，但對 Vth 控制與可靠度更友善，成為先進節點主流。HKMG 的金屬與 High-k 層多以 ALD 沉積，以確保在 FinFET/GAA 的 3D 結構上達到原子級共形覆蓋（見延伸閱讀）。
可靠度與失效模式
HKMG 並非完美，帶來新的可靠度課題： - BTI（偏壓溫度不穩定，含 NBTI/PBTI）：High-k 中的缺陷捕獲載子，造成 Vth 隨操作時間漂移 - TDDB（時間相依介電崩潰）：長時間高場下介電層逐漸劣化直至崩潰 - 介面層（IL）控制：$\mathrm{HfO_2}$ 與 Si 之間仍需保留一層極薄的 $\mathrm{SiO_2}$/SiON 介面層以維持低介面態，但這層會限制 EOT 縮小的下限 - 氧空缺（oxygen vacancy）：$\mathrm{HfO_2}$ 的氧空缺是漏電與不穩定的主因，需精密的退火與氧含量控制
從平面到 GAA：High-k 的角色只增不減
HKMG 不是一次性的修補，而是後續所有先進結構的基礎。當電晶體從平面走向 FinFET 再到 GAA 環繞閘極（Gate-All-Around），閘極從一面包到三面、再到四面完全環繞通道，靜電控制越強，對 High-k 介電層的共形覆蓋與品質要求也越高。GAA 奈米片之間僅數奈米間隙，唯有 ALD 沉積的 High-k 才能均勻填入。可以說，當年那個差點殺死摩爾定律的閘極漏電問題，被 High-k 金屬閘極一勞永逸地化解，並奠定了往後二十年微縮的材料基礎。
延伸閱讀：〈薄膜沉積：CVD 與 PVD〉