為何是「半」導體：能帶結構的物理底層
導體、絕緣體與半導體的分野，並非電阻率高低的人為切割，而是源自固態物理中能帶（band）結構的本質差異。在週期性晶格位能下，原子軌道的離散能階展開成准連續的能帶，相鄰能帶之間存在禁止電子佔據的能隙（band gap，$E_g$）。導體的價帶與導帶重疊或價帶半滿，費米能階落在容許態之中，故電子可在幾近無門檻下響應外場；絕緣體的 $E_g$ 通常大於 5 eV，室溫熱激發幾乎無法跨越；半導體則落在約 0.5～3 eV 的中間地帶。
矽（Si）的能隙約為 1.12 eV，砷化鎵（GaAs）約 1.42 eV，碳化矽（4H-SiC）約 3.26 eV，氮化鎵（GaN）約 3.4 eV。這個數量級的意義在於：1.12 eV 對應的熱激發概率正好讓矽在室溫（$kT \approx 0.0259$ eV）下呈現可觀且可被外部手段精準調控的載子濃度，而非完全絕緣或完全導通。半導體真正的價值，不在「導電」，而在「可被控制的導與不導」。
本徵與外質：摻雜如何改寫載子濃度
純矽稱為本徵半導體（intrinsic），其本徵載子濃度 $n_i$ 在室溫約為 $1.0 \times 10^{10}$ cm$^{-3}$，相對於矽原子密度約 $5 \times 10^{22}$ cm$^{-3}$，比例僅約 $10^{-12}$，導電能力極弱。轉折來自摻雜（doping）：
- 摻入第 V 族（如磷 P、砷 As），多出一顆價電子，形成施體（donor），產生 n 型半導體，多數載子為電子。
- 摻入第 III 族（如硼 B），缺一顆電子留下電洞，形成受體（acceptor），產生 p 型，多數載子為電洞。
典型摻雜濃度從輕摻雜 $10^{15}$ cm$^{-3}$ 到源／汲極的重摻雜 $10^{20}$ cm$^{-3}$ 以上，可橫跨五個數量級調整電阻率。在熱平衡下載子濃度滿足質量作用定律 $n \cdot p = n_i^2$，因此提高一種載子必然壓低另一種。這條看似簡單的關係，是 PN 接面、二極體與電晶體一切行為的代數起點。
PN 接面：內建電場與整流的起源
把 p 型與 n 型並置，交界處電子與電洞互相擴散復合，留下不可動的離子化施體與受體，形成空乏區（depletion region）與一個由 n 指向 p 的內建電場。此電場最終與擴散流達成平衡，產生內建電位 $V_{bi}$：
$$ V_{bi} = \frac{kT}{q} \ln\left(\frac{N_A N_D}{n_i^2}\right) $$
矽接面 $V_{bi}$ 典型約 0.6～0.9 V。當外加正向偏壓壓低此勢壘，電流隨電壓指數上升，遵循蕭克利方程
$$ I = I_s \left(\exp\left(\frac{qV}{nkT}\right) - 1\right) $$
其中 $n$ 為理想因子（1～2）。反向偏壓則僅有極小漏電。整流（只讓電流單向通過）這一非線性，正是所有主動元件的基石。
MOSFET：用電場開關一條溝道
現代數位晶片的主角是 MOSFET（金氧半場效電晶體）。其結構為閘極（gate）/ 閘氧化層 / 半導體基體，搭配源極與汲極。施加閘極電壓 $V_{GS}$ 超過閾值電壓 $V_{th}$ 時，基體表面反轉形成導電溝道，源汲之間導通；低於 $V_{th}$ 則截止。
線性與飽和區的汲極電流可近似為：
$$ I_{D(\mathrm{sat})} = \frac{\mu C_{ox}}{2} \cdot \frac{W}{L} \cdot (V_{GS} - V_{th})^2 $$
其中 $\mu$ 為載子遷移率，$C_{ox}$ 為單位面積閘容（$= \varepsilon_{ox} / t_{ox}$），$W/L$ 為溝道寬長比。這條式子點出微縮的核心槓桿：縮短溝道長 $L$、減薄氧化層厚度 $t_{ox}$（提高 $C_{ox}$），都能在相同電壓下提升驅動電流並加快開關。
| 參數 | 代表性量級 | 對效能的影響 |
|---|---|---|
| 閘氧化層厚度 $t_{ox}$ | 1～2 nm（含 high-k 等效） | 越薄 $C_{ox}$ 越大、控制力越強 |
| 溝道長度 $L$ | 數十 nm（接觸閘極節距層級） | 越短越快但短溝道效應越嚴重 |
| 閾值電壓 $V_{th}$ | 0.2～0.5 V | 越低越省電但漏電上升 |
| 載子遷移率 $\mu$ | 電子約 1400、電洞約 450 cm$^2$/V$\cdot$s（矽） | 決定同尺寸下電流大小 |
微縮的代價：短溝道效應與漏電失效模式
當 $L$ 縮到數十奈米，閘極對溝道的靜電控制力被源汲電場稀釋，產生一系列短溝道效應（short-channel effects）：
- DIBL（汲極引發勢壘降低）：高 $V_{DS}$ 拉低源端勢壘，使 $V_{th}$ 隨 $V_{DS}$ 漂移。
- 次臨界擺幅（subthreshold swing, SS）退化：理想室溫下 SS 受波茲曼分布限制，下限為 60 mV/dec，意即電流要降一個數量級至少需 60 mV。截止電流隨閘壓呈 $I_{off} \propto \exp(-qV_{GS} / nkT)$，SS 越大關不乾淨、漏電越高。
- 閘極穿隧漏電：$t_{ox}$ 薄於約 1.2 nm 時，電子量子穿隧使閘漏電急升。
這些失效模式正是平面 MOSFET 在約 28 nm 後難以為繼的根因，也催生了結構革命。
從平面到 FinFET 再到 GAA：找回靜電控制
解方是讓閘極從更多面向「包住」溝道，提升靜電完整性：
- 平面（planar）：閘極僅在頂面，控制力最弱。
- FinFET：溝道立成鰭狀，閘極三面環繞，於 22／16 nm 世代量產，大幅壓低漏電。
- GAA（gate-all-around，奈米片）：閘極四面完全包覆數層水平堆疊的奈米片，於 3／2 nm 世代導入，可獨立調整有效寬度（透過片寬）。
與此並行的材料對策是 high-k 金屬閘極：以 HfO$_2$（介電常數約 20～25，遠高於 SiO$_2$ 的 3.9）取代二氧化矽，在維持等效電容下增加物理厚度以抑制穿隧漏電。電晶體的演進，本質是一場與靜電失控的持久戰。
從一顆開關到一個世界
把數十億顆 MOSFET 以 CMOS（互補式） 方式配對——n 型與 p 型串聯，靜態時僅一條路徑導通，理想下靜態功耗趨近於零——即可堆出反相器、邏輯閘乃至完整處理器。一顆現代旗艦 SoC 的電晶體數已超過數百億顆，閘延遲進入皮秒（ps）等級。從一塊 $E_g \approx 1.12$ eV 的矽，到承載整個數位文明的晶片，中間是能帶工程、摻雜化學、靜電設計與製程微縮共同書寫的長鏈。
延伸閱讀：欲深究尺寸縮放的歷史節奏，可參閱〈摩爾定律與它的極限〉；欲了解這顆晶片如何被分工製造，見〈半導體產業鏈全景：設計、製造、封測、設備、材料〉。