為什麼通道要立起來、又包起來
MOSFET 的核心使命是當個乾淨的開關：閘極（gate）施加電壓時通道導通、移除時關斷。微縮（scaling）讓電晶體越做越小、越來越多、越來越快，但也帶來一個根本矛盾——通道越短，閘極越難掌控通道。電子會從源極「漏」到汲極，關不乾淨。電晶體結構從平面（planar）→ FinFET → 環繞閘極（GAA, gate-all-around）的演進，本質上就是一部「閘極如何奪回對通道控制權」的歷史。
衡量開關好壞的兩把尺
要量化「關得乾不乾淨」，工程上用兩個關鍵指標：
次臨界擺幅（subthreshold swing, SS）——讓汲極電流變化十倍所需的閘極電壓增量，單位 mV/dec。其理論下限源自波茲曼統計：
$$SS = \frac{kT}{q} \cdot \ln 10 \approx 60\ \mathrm{mV/dec}\ (\text{室溫 } 300\ \mathrm{K})$$
SS 越接近 60 mV/dec，開關越陡峭、越省電。平面元件在短通道下常劣化到 80～100 mV/dec 以上。
汲極引致能障降低（drain-induced barrier lowering, DIBL）——汲極電壓拉高時臨界電壓 Vth 下降的程度，單位 mV/V。DIBL 大代表汲極「越權」干擾了通道，是短通道效應（short-channel effect, SCE）的直接量度。
控制 SCE 的幾何法則是自然長度 $\lambda$：閘極對通道的靜電控制範圍。$\lambda$ 越小，能容許的通道越短。降低 $\lambda$ 的方法就是讓閘極從更多面包圍通道，並讓通道更薄。
單閘（平面）：閘極控制 1 面
雙閘／三閘（FinFET）：控制 2～3 面
GAA（nanosheet）：控制 4 面（全包）
平面 MOSFET：微縮的起點與終點
平面元件閘極只在通道上方一面。當通道長度縮到約 20～30 nm，靜電控制崩潰：SS 劣化、DIBL 飆升、關態漏電（Ioff）指數上升，待機功耗失控。
業界曾以兩招續命：
- 應變矽（strained silicon）：在通道引入應力提升載子遷移率。
- High-k 金屬閘極（HKMG）：以高介電常數材料取代 SiO₂，在不變薄物理閘氧的前提下提升等效電容、壓低閘極漏電。
但這些都無法解決閘極「面數不足」的根本問題。約 22 nm 節點後，平面結構走到盡頭。
FinFET：把通道豎成鰭片
FinFET 把通道做成從基板豎起的薄鰭（fin），閘極跨騎其上，從三面包覆。靜電控制大幅改善：
- SS 可回到 65～70 mV/dec；
- DIBL 顯著下降；
- 關態漏電降低數個數量級。
FinFET 的有效通道寬度由鰭高與鰭數決定，呈量子化（quantized）——驅動電流靠「加鰭」而非連續調寬，是版圖設計的重要約束。鰭越高、越薄，控制越好，但製程上鰭的深寬比（aspect ratio）過大易倒塌、難蝕刻均勻。FinFET 主宰了約 16/14 nm 到 3 nm 的世代。
GAA／Nanosheet：閘極完全環繞
當鰭再難變薄變高，FinFET 的三面控制也逼近極限。GAA（gate-all-around）以水平堆疊的奈米片（nanosheet）或奈米線取代鰭，閘極材料從四面完全包覆每一片通道，靜電控制達到結構上的極致。
相較 FinFET，nanosheet 的關鍵優勢是通道寬度可連續設計：透過調整片寬（sheet width）自由換取驅動電流與面積／功耗的平衡，不再被鰭的量子化綁住。製程上需用選擇性蝕刻移除 SiGe／Si 超晶格中的犧牲層，再在懸空通道間長閘極，難度遠高於 FinFET。
| 指標 | 平面 | FinFET | GAA（nanosheet） |
|---|---|---|---|
| 閘極包覆 | 1 面 | 3 面 | 4 面（全環繞） |
| 典型 SS | 80～100+ | 65～70 | 接近 60～65 |
| DIBL | 高 | 中 | 低 |
| 寬度設計 | 連續 | 量子化（加鰭） | 連續（調片寬） |
| 主要節點 | ≥22 nm | 16～3 nm | 2 nm 級及之後 |
| 製程難度 | 低 | 中 | 高（犧牲層釋放） |
設計取捨與失效模式
結構越複雜，取捨越尖銳：
- 寄生電容上升：閘極包覆面積增大，閘極—源/汲寄生電容（Cgs/Cgd）增加，抵消部分速度收益。
- 接觸電阻（contact resistance）：通道變細、接觸面積縮小，源汲寄生電阻成為驅動電流瓶頸。
- 自加熱（self-heating）：奈米片被介電質環繞，散熱路徑變差，熱點易致可靠度劣化（如 BTI、電遷移）。
- 製程變異：奈米片厚度的原子級偏差直接反映在 Vth 變異，影響良率與 SRAM 穩定度。
前沿：CFET 與材料創新
GAA 之後的路線圖指向互補式 FET（CFET, complementary FET）——把 nMOS 與 pMOS 垂直堆疊，在同一足跡內塞下兩種元件，進一步壓縮邏輯單元面積。搭配背面供電移走正面電源網、釋放繞線資源，以及二維材料（如 MoS₂）作為超薄通道的長期探索，電晶體微縮從「縮平面尺寸」轉向「往垂直方向要面積、往材料要遷移率」。開關越做越小的故事，仍在以靜電控制為核心持續書寫。
延伸閱讀：〈背面供電（BSPDN）〉、〈High-k 金屬閘極〉、〈化學機械研磨（CMP）〉。