沉積是加法，蝕刻是減法
如果說薄膜沉積是把材料「長」上去的加法，蝕刻（etching）就是把不要的材料「刻」掉的減法。微影在光阻上定義出圖案後，蝕刻負責把這個圖案忠實轉移到底下的薄膜，刻出溝槽、孔洞、閘極與連線。沒有蝕刻，晶片就只是一片平整的薄膜，沒有任何立體結構。
蝕刻的兩大核心指標貫穿整個取捨： - 異向性（anisotropy）：能不能只往「垂直方向」刻，而不往側壁橫向侵蝕（決定線寬精度） - 選擇比（selectivity）：刻目標膜層的速率，相對於刻光阻或下層膜的速率之比（決定停得準不準、保不保護得住）
兩大路線：濕式 vs 乾式
| 指標 | 濕式蝕刻（wet） | 乾式蝕刻（dry / 電漿） |
|---|---|---|
| 機制 | 化學溶液溶解 | 電漿物理轟擊＋化學反應 |
| 異向性 | 差（等向性，會側蝕） | 佳（可高度異向性） |
| 選擇比 | 高 | 中~高（可調） |
| 線寬能力 | 大尺寸（$\mu$m 級以上） | 奈米級 |
| 成本/設備 | 低 | 高 |
| 主要用途 | 清洗、剝除、大面積去膜 | 圖案化、高深寬比結構 |
濕式蝕刻靠化學溶液（如 HF 蝕 $\mathrm{SiO_2}$、KOH/TMAH 蝕 Si、磷酸蝕 $\mathrm{Si_3N_4}$）把材料溶掉。它的致命缺點是等向性：溶液不分方向地侵蝕，會在光阻底下橫向掏空（undercut），無法定義奈米級線條。但它選擇比高、設備便宜、批次處理快，至今仍大量用於清洗、剝除與非關鍵層的去膜。
KOH 蝕刻矽是個有趣的例外：它對矽的不同晶向蝕刻速率差異巨大（(100) 遠快於 (111)），能刻出帶斜面的 V 型溝——這是 MEMS 常用的晶向相依異向蝕刻。
乾式蝕刻：電漿如何兼顧方向與化學
先進製程的圖案化幾乎全靠乾式（電漿）蝕刻。電漿在低壓腔中由射頻電場激發，同時提供兩種作用：
- 物理性轟擊（離子轟擊）：電場把離子加速垂直撞向晶圓，提供方向性，這是異向性的來源
- 化學性反應：電漿解離出的活性自由基與膜層反應生成揮發性產物被抽走，提供選擇性與蝕刻速率
兩者協同稱為離子增強蝕刻（ion-enhanced etching）：離子轟擊破壞表面鍵結，讓化學反應只在被轟擊到的底部加速進行，側壁因離子打不到而保留——這就是垂直刻槽的物理機制。
常見化學系統： - 刻 Si / 多晶矽：含 F 或 Cl/Br 氣體（如 $\mathrm{SF_6}$、$\mathrm{Cl_2}$、HBr） - 刻 $\mathrm{SiO_2}$：含 C-F 氣體（如 $\mathrm{CF_4}$、$\mathrm{CHF_3}$、$\mathrm{C_4F_8}$），靠氟刻矽、碳形成側壁聚合物保護 - 刻金屬：Cl 基（鋁）、或因銅無揮發性鹵化物而改採大馬士革（damascene）+ CMP 而非直接蝕刻
蝕刻設備依電漿源分為 RIE（反應離子蝕刻）、CCP（電容耦合） 與 ICP（電感耦合）。先進機台多用 ICP 解耦「電漿密度」與「離子能量」兩個獨立旋鈕，分別調控蝕刻速率與異向性。
高深寬比的硬仗：Bosch 製程與深寬比
當要刻出又深又窄的結構——例如 3D NAND 的記憶體通道孔（深寬比 AR 可超過 60:1）、DRAM 電容溝、TSV 矽穿孔——蝕刻面臨極限挑戰。
- 深寬比 AR（aspect ratio）$=$ 深度 $\div$ 寬度。AR 越高，離子越難打到底、反應產物越難排出
- ARDE（aspect-ratio dependent etching）：寬的開口刻得快、窄的刻得慢，造成深度不均
- Bowing（鼓肚）與 tapering（錐化）：側壁不垂直，上寬下窄或中段凸出
解法之一是 Bosch 製程（深反應離子蝕刻 DRIE）：交替進行「蝕刻」與「鈍化（沉積保護聚合物）」兩步驟，靠週期性保護側壁來維持垂直度，能刻出 AR 數十比一的深孔。代價是側壁會留下扇貝狀波紋（scallop）。3D NAND 堆疊到 200+ 層，高 AR 蝕刻是其良率的決定性瓶頸。
選擇比的工程：停在哪、保護誰
選擇比決定蝕刻能不能「精準停手」： - 刻閘極時要在閘極氧化層上停住，否則刻穿基板，所以需要對下層的高選擇比 - 蝕刻終點偵測（endpoint detection）：靠光學發射光譜（OES）監測電漿中反應產物的特徵譜線，當目標膜刻完、產物消失時即時停機 - 硬遮罩（hard mask，如 $\mathrm{Si_3N_4}$、非晶碳）取代光阻當遮罩，因為光阻在高 AR 蝕刻中會先被刻穿
失效模式與良率殺手
- 微負載效應（microloading）：開口密集區與稀疏區蝕刻速率不同，造成關鍵尺寸（CD）偏差
- 蝕刻殘留與聚合物：C-F 聚合物殘留若清不乾淨會造成後續層接觸不良
- 電漿引致損傷（plasma-induced damage）：高能離子轟擊與充電效應（charging）會損傷閘極氧化層、造成天線效應（antenna effect）
- 側壁粗糙（LER/LWR，line edge/width roughness）：奈米線寬下的邊緣粗糙度直接影響電晶體一致性
前沿：原子層蝕刻（ALE）
當圖案進入埃米時代，傳統連續蝕刻的速率太快、太難控制單原子層的精度。原子層蝕刻（atomic layer etching, ALE）——可視為 ALD 的「逆運算」——把蝕刻拆成自限制的改質與移除兩步循環：先讓表面吸附一層反應物（改質），再用低能離子精準移除這一改質層，每循環只刻掉約一個原子層。ALE 提供無與倫比的均勻度與選擇比，是 GAA、3D 結構與高 AR 製程不可或缺的精修工具，與 ALD 一同構成原子級製程的兩大支柱。
延伸閱讀：〈薄膜沉積：CVD 與 PVD〉