良率是半導體經濟學的核心
一片 300 mm 晶圓的製造成本在先進節點可達數千至上萬美元，能切出多少顆「可賣的好晶片（known good die, KGD）」直接決定毛利。良率（yield）因此不只是工程指標，而是整個晶圓代工商業模式的命脈。良率每提升 1 個百分點，對一條月產數萬片的產線可能意味著每年數千萬美元的差異。
良率可粗分三層：
- 生產良率（line yield）：晶圓在數百道製程中存活、未報廢的比例。
- 晶粒良率（die yield）：通過晶圓針測（CP/wafer sort）的好晶片比例——本文重點。
- 最終良率（final yield）：封裝測試（FT）後仍合格的比例。
缺陷密度與良率模型
晶粒良率的根本是缺陷密度 $D_0$（單位面積的致命缺陷數，單位 defects/cm²）與晶片面積 A。最簡單的 Poisson 模型假設缺陷隨機獨立分布：
$$Y = \exp(-D_0 \cdot A)$$
例如 $D_0 = 0.1$ /cm²、A = 1 cm²，則 $Y = \exp(-0.1) \approx 90.5\%$；若大晶片 A = 4 cm²，$Y = \exp(-0.4) \approx 67\%$。面積每增大，良率指數式下滑——這正是大型 AI 晶片（如 800 mm² 量級）良率天生偏低、需靠 chiplet 拆分的根本原因。
Poisson 模型過於悲觀，因為實際缺陷會群聚（clustering）。業界常用更貼近的模型：
| 模型 | 公式 | 特性 |
|---|---|---|
| Poisson | $Y = \exp(-D_0 A)$ | 假設缺陷完全隨機，低估良率 |
| Murphy | $Y = \left(\frac{1-\exp(-D_0 A)}{D_0 A}\right)^2$ | 假設缺陷密度本身有分布 |
| Seeds（指數） | $Y = \frac{1}{1 + D_0 A}$ | 對大面積較樂觀 |
| 負二項（Negative Binomial） | $Y = (1 + D_0 A/\alpha)^{-\alpha}$ | 引入群聚因子 $\alpha$，最通用 |
其中負二項模型的群聚參數 $\alpha$ 越小代表缺陷越群聚（$\alpha \to \infty$ 退回 Poisson）。實務中 $\alpha$ 常落在 1.5～4。選對模型對良率預估與晶片尺寸決策影響極大。
系統性缺陷 vs 隨機缺陷
缺陷可分兩大類，治理手法完全不同：
- 隨機缺陷（random defects）：微塵顆粒、研磨液殘留、針孔等，落點隨機，靠無塵室潔淨度與製程穩定度壓低 $D_0$。
- 系統性缺陷（systematic defects）：源自設計與製程交互作用，如微影熱點（hotspot）、CMP 碟陷、特定圖案的蝕刻負載效應。它們重複出現在固定位置，靠 DFM（可製造性設計）、OPC（光學鄰近修正）與製程窗口優化解決。
在成熟節點，隨機缺陷主導；在先進節點，系統性缺陷比重大幅上升，這也是為何 EUV 與多重曝光的製程窗口管理如此關鍵。
缺陷的偵測：良率的眼睛
要降 $D_0$，先得看見缺陷。檢測分兩類：
- 明場／暗場光學檢測（bright/dark-field inspection）：掃描全晶圓，比對相鄰晶粒（die-to-die）找差異，捕捉顆粒與圖案異常。吞吐量高但解析度受光學極限約束。
- 電子束檢測（e-beam inspection）：解析度可達數 nm，能抓出光學看不到的微小缺陷與電性缺陷（如埋孔未通的 voltage contrast），但吞吐量低，多用於熱點抽樣。
偵測到的缺陷會送 SEM 複檢（review）分類，建立 defect Pareto，找出貢獻最大的缺陷類型優先攻關。
良率分析的統計武器
現代良率管理是資料驅動的：
- 空間特徵（spatial signature）：晶圓圖（wafer map）上的缺陷分布形態（邊緣環、中心斑、刮痕線）直接指向製程站別。邊緣良率差常與旋塗、蝕刻均勻度有關。
- 良率—缺陷相關性（kill ratio）：把 inline 缺陷座標疊到 CP 失效座標，計算某缺陷「殺死」晶片的機率，量化其致命性。
- 體積診斷（volume diagnosis）+ 機器學習：對掃描測試（scan）失效做邏輯診斷，反推可能的實體缺陷位置，再用 ML 做 root-cause 分群。
良率學習曲線與成本
新製程導入時良率從低點快速爬升，稱為良率學習曲線（yield learning curve）。爬升速度決定產品上市時間與獲利。加速學習的手段包括：短迴路測試結構（short-loop test vehicle）、良率提升用的測試晶片（yield ramp vehicle）、密集的 inline 量測，以及把缺陷資料快速回饋到製程調整的閉迴路。
成本上，良率與每好晶片成本（cost per good die）成反比：
$$\text{每好晶片成本} \approx \frac{\text{晶圓成本}}{\text{每片晶粒數} \times Y}$$
故大晶片在低良率下成本急遽放大，這是先進封裝把大 SoC 拆成多個小 chiplet 的經濟動機——小晶片各自良率高，再拼合。
前沿趨勢
AI 晶片把單晶片面積推到 reticle limit（約 858 mm²），良率壓力空前。應對策略包括：晶片內冗餘（redundancy，如 HBM 與大快取的備援列）、缺陷容忍架構（disable 壞核）、以及更積極的 inline e-beam 與虛擬量測（virtual metrology）。良率管理已從事後篩選，演進為設計—製程—測試全鏈路的協同最佳化。
延伸閱讀：〈化學機械研磨（CMP）〉、〈量測與檢測：良率的眼睛〉、〈先進封裝：Chiplet、CoWoS 與 2.5D／3D IC〉。