晶片是「長」出來的，不是「畫」出來的
一顆現代晶片是由數百層材料逐層堆疊而成：導體（金屬連線）、半導體（通道、磊晶層）、絕緣體（閘極氧化層、層間介電質）。每一層的厚度從數奈米到數百奈米不等，比頭髮（約 80 $\mu$m）薄上千倍。把這些薄膜精準「長」上去的技術，就是薄膜沉積（thin-film deposition）。
沉積技術的核心目標有三個彼此拉扯的指標：膜質（純度、緻密度、應力）、厚度均勻性與可控性，以及在崎嶇 3D 結構上的階梯覆蓋率（step coverage）。任何一種沉積方法都是在這三者間做取捨。
兩大家族：化學 vs 物理
薄膜沉積分成兩大原理路線：
- CVD（化學氣相沉積）：靠氣態前驅物在晶圓表面發生化學反應，生成固態薄膜。成膜是「反應產物附著」
- PVD（物理氣相沉積）：靠物理手段（濺射、蒸鍍）把靶材原子打飛、再凝結到晶圓上。成膜是「原子搬家」
兩者各有勝場，而 ALD（原子層沉積） 則是 CVD 的極致變體，用於最薄、最共形的膜層。
CVD：化學反應長膜
CVD 的反應在受控的溫度、壓力與氣氛下進行。例如沉積二氧化矽：
SiH4 + O2 → SiO2 + 2H2 （矽烷氧化）
或沉積氮化矽（常用作硬遮罩與鈍化層）：
3SiH4 + 4NH3 → Si3N4 + 12H2
依能量來源與壓力，CVD 衍生多種變體： - LPCVD（低壓 CVD）：低壓提升擴散、改善均勻度與階梯覆蓋率，膜質好但溫度高（常 600~800°C） - PECVD（電漿增強 CVD）：用電漿提供反應能量，降低沉積溫度到約 300~400°C，適合金屬連線後的低溫製程（金屬怕高溫） - HDP-CVD / SACVD：用於高深寬比溝槽的介電質填充（如淺溝槽隔離 STI）
CVD 的優勢是階梯覆蓋率好、沉積速率高（可達數百 nm/min），適合厚介電層與填溝。
PVD：物理濺射搬原子
PVD 主流是濺射（sputtering）：在真空腔中用氬電漿（Ar⁺）轟擊金屬靶材，把靶材原子撞飛、沉積到晶圓上。
- 主要用於金屬層：阻障層 Ti/TiN、Ta/TaN，種子層 Cu，以及鋁連線
- 優點：膜純、附著力好、設備相對簡單、沉積速率快
- 致命弱點：階梯覆蓋率差。因為濺射原子是「直線飛行」，深溝槽側壁與底部容易蓋不到，造成懸突（overhang）與孔洞（void）
- 改善手段：離子化 PVD（iPVD）、長距離濺射、準直濺射，提升方向性以改善高深寬比結構的覆蓋
PVD 蒸鍍（evaporation）較少用於先進邏輯，多見於特殊製程。
ALD：一次一個原子層的極致
當膜厚需求進入奈米甚至埃米等級（如 High-k 閘極介電、阻障層、3D 結構共形塗覆），CVD 與 PVD 的均勻度與覆蓋率都不夠用。ALD（原子層沉積）靠自限制（self-limiting）表面反應解決這個問題。
ALD 的核心是把反應拆成交替的半反應脈衝，以沉積 $\mathrm{Al_2O_3}$ 為例：
脈衝A: Surface-OH + Al(CH3)3 → Surface-O-Al(CH3)2 + CH4
（吹淨）
脈衝B: Al-CH3 + H2O → Al-OH + CH4
（吹淨，回到起點，完成一個循環）
關鍵特性： - 每個脈衝在表面飽和後自動停止，因此每個循環只長約 0.1 nm（一個原子層） - 厚度由「循環次數」精準決定，可控到單原子層 - 階梯覆蓋率接近 100%，即使深寬比極高的溝槽也能均勻包覆 - 代價是沉積速率極慢（每循環數秒、每分鐘僅約 1 nm），且設備與前驅物昂貴
ALD 是 High-k 金屬閘極（見延伸閱讀）、3D NAND、FinFET/GAA 共形塗覆不可或缺的技術。
三法對照：選擇的邏輯
| 指標 | CVD | PVD | ALD |
|---|---|---|---|
| 成膜原理 | 化學反應 | 物理濺射 | 自限制表面反應 |
| 厚度控制 | 中等 | 中等 | 單原子層（最精準） |
| 階梯覆蓋率 | 良好 | 差（需改善） | 接近完美（共形） |
| 沉積速率 | 快（數百 nm/min） | 快 | 極慢（~1 nm/min） |
| 典型溫度 | 300~800°C | 室溫~低溫 | 低~中溫 |
| 主要用途 | 介電層、填溝、多晶矽 | 金屬連線、阻障層 | High-k、阻障、3D 共形 |
選擇邏輯很清楚：要厚要快用 CVD，要金屬用 PVD，要薄要共形用 ALD。先進製程往往三者並用，一片晶圓走完全程要經過數百道沉積步驟。
膜質、應力與失效模式
沉積不只是「長出來」，膜的內應力（intrinsic stress）是隱形殺手： - 拉應力或壓應力過大會造成晶圓翹曲（warpage，可達數十 $\mu$m），影響後續微影對焦 - 應力釋放不當會導致膜剝離（delamination）、龜裂（cracking）或孔洞（void） - 阻障層覆蓋不全會讓銅原子擴散進介電質，造成漏電與可靠度失效（Cu 在 Si 中是致命污染） - ALD 前驅物殘留的碳、氯雜質會劣化膜的電性
前沿趨勢：選擇性沉積與面積選擇性 ALD
隨製程進入 3 nm 以下，傳統「全面沉積再蝕刻圖案化」的對準誤差越來越難容忍。前沿方向是面積選擇性沉積（area-selective deposition, ASD）：讓材料只長在特定表面（如金屬上而非介電上），達成自對準（self-alignment），省去一道微影對準，從根本緩解疊對誤差。這被視為延續微縮的關鍵製程創新之一。
延伸閱讀：〈High-k 金屬閘極〉