一顆晶片，要被「考」好幾次
晶片從晶圓到出貨，要通過多輪測試。測試不創造功能，卻是良率管理與品質信任的最後防線——它把壞品攔在出貨前，避免一顆瑕疵晶片裝進汽車、醫材或資料中心造成災難性後果。測試成本可佔 IC 總成本的 5～15%，在高可靠度應用（車規、航太）甚至更高。
測試依製造階段分兩大關卡：
| 階段 | 名稱 | 時機 | 對象 | 目的 |
|---|---|---|---|---|
| CP（Chip Probing／Wafer Sort） | 晶圓測試 | 封裝前、晶圓仍完整 | 晶圓上每顆 die | 篩掉壞 die，避免封裝浪費 |
| FT（Final Test） | 成品測試 | 封裝後 | 封裝好的成品 | 驗證封裝後功能、分級（binning） |
核心邏輯：越早篩掉壞品越省錢。 封裝是昂貴步驟，CP 在封裝前就把壞 die 標記（inkless map），只封好的，避免把錢花在注定報廢的晶片上。這就是良率工程的「test early, test often」原則。
CP 晶圓測試：探針卡是關鍵介面
CP 階段，晶圓被送進晶圓探針台（wafer prober），由 ATE（自動測試設備） 透過探針卡（probe card） 接觸晶片上的測試焊墊（pad／bump），施加電訊號量測回應。
探針卡（probe card） 是 CP 的靈魂與成本瓶頸：
- 懸臂式（cantilever）：傳統、成本低，但針數有限、平整度差，難應付高密度。
- 垂直式（vertical／cobra）：針垂直排列，密度高。
- MEMS／薄膜探針卡：微機電製程做出的探針陣列，針數可達數萬根，支援高度平行測試與細間距（fine pitch）的 bump。
一張先進探針卡要價數十萬美元，且針會磨損、需定期清針與校準。探針接觸電阻、針痕（probe mark）對 bump 的損傷，都是良率與後段封裝的隱憂。
ATE：測試的大腦
ATE（Automated Test Equipment） 是執行測試的核心設備，內含：
- 數位通道（digital pin）：施加測試向量（test pattern）、比對輸出。
- 類比／混合訊號儀器：量測電壓、電流、頻率、抖動（jitter）。
- 電源供應與量測（SMU／PMU）。
ATE 一台動輒數百萬美元，龍頭是 Teradyne 與 Advantest（日）。測試成本與 測試時間（test time） 成正比，因此工程上極力縮短：
- 多site平行測試（multi-site）：一次測 8、16、32 顆甚至上百顆，攤平 ATE 成本。
- DFT（可測試性設計）：在晶片設計時就植入掃描鏈（scan chain）、BIST（內建自我測試），讓晶片能高效率自我檢測，大幅壓低測試向量數與時間。詳見〈驗證與可測試性設計（DFT）〉。
FT 成品測試：分級與可靠度
封裝後的 FT 由測試分類機（handler） 把晶片送進 ATE，做：
- 功能測試：跑真實工作負載驗證功能完整。
- 參數測試：量速度、功耗。
- 分級（binning）：依速度／功耗把同一設計分成不同等級賣（如同款 CPU 分高低頻），這是 IDM 與 fabless 重要的營收槓桿。
- 溫度測試：在高低溫（如 −40℃ ～ 125℃ 車規）下驗證。
高可靠度產品還要做 burn-in（老化測試）：在高溫高壓下長時間運轉，逼出早夭故障（infant mortality），篩掉那些一開始就體質不良、會在浴缸曲線（bathtub curve）早期失效的晶片。
KGD 與先進封裝帶來的測試挑戰
Chiplet 與先進封裝（CoWoS／3D IC） 把多顆 die 堆疊整合，徹底改變測試經濟學。傳統上單顆晶片壞了就丟；但若把多顆昂貴 die 封在一起，只要一顆壞，整個昂貴模組報廢。因此先進封裝對 KGD（Known Good Die，已知良好裸晶） 的要求極高：
- 每顆 die 在堆疊前必須先測到接近 100% 良率把握，否則良率會以乘積快速崩塌（若每顆 die 良率 95%，8 顆堆疊整體僅 $0.95^8 \approx 66\%$）。
- 但裸晶測試（die-level test）比封裝後測試難——接觸點是微米級 bump，探針更難對位，且測試覆蓋率受限。
這催生了 DFT 升級：每顆 chiplet 內建更強的 BIST 與 IEEE 1838／1687 等3D 測試標準，讓堆疊後仍能逐 die 測試與隔離故障。System-Level Test（SLT，系統級測試）也興起——在接近真實系統環境下測試，補捉 ATE 抓不到的偶發缺陷。
失效模式與測試覆蓋率的極限
- 測試逃逸（test escape）：測試覆蓋率不可能 100%，總有壞品漏網，以 DPPM（每百萬出貨缺陷數） 衡量，車規要求 < 1 DPPM。
- 過殺（overkill）：把好品誤判為壞，損失良率。測試門檻的設定永遠在 escape 與 overkill 間拔河。
- 偶發／間歇故障：與溫度、電壓、時序相關的故障難以重現，是測試最頭痛的對象。
供應商與趨勢
ATE 由 Teradyne／Advantest 雙寡占；探針卡有 FormFactor、MJC 等；handler 有 Cohu 等。趨勢：AI 帶動 HBM 與 chiplet，使 KGD 與 3D 測試需求爆發；SLT 普及填補 ATE 盲區；測試資料分析（test data analytics） 把海量測試結果回饋給設計與製程，形成良率學習閉環。
小結
測試是晶片出廠前的「期末考」，CP 在封裝前篩 die、FT 在封裝後分級。它的核心是用最短測試時間達到最高測試覆蓋率，並在 chiplet 時代承擔起 KGD 把關的重任。沒有可靠的測試，再先進的製程與封裝都無法轉化為可信賴的產品。
延伸閱讀：〈量測與檢測：良率的眼睛〉、〈驗證與可測試性設計（DFT）〉、〈先進封裝：Chiplet、CoWoS 與 2.5D／3D IC〉。