FEOL 與 BEOL：晶片製造的兩個半場
晶圓製造的數百道步驟，慣例上以是否「形成電晶體本體」為界，切成兩大段：
- 前段製程（FEOL, Front-End-of-Line）：在矽基板上製作電晶體本身——主動區、閘極、源/汲極、井區與接面。輸出是一片佈滿尚未連線的電晶體陣列。
- 後段製程（BEOL, Back-End-of-Line）：在電晶體之上逐層堆疊金屬互連（interconnect），把數十億個電晶體依設計連成電路，並對外拉出接點。
兩者之間還有一個常被獨立討論的橋接層 MOL（Middle-of-Line），負責電晶體接點（contact）與第一層局部互連，是 FEOL 與 BEOL 之間最擁擠、最難做的介面。
| 面向 | FEOL（前段） | BEOL（後段） |
|---|---|---|
| 製作對象 | 電晶體（閘極、接面） | 金屬互連、介電層 |
| 關鍵材料 | Si、High-k、金屬閘、摻質 | Cu、low-k 介電、阻障層 |
| 熱預算 | 高溫容忍（如退火 > 1000 °C） | 低溫（< 400 °C，避免銅擴散與介電損傷） |
| 主要良率殺手 | 接面漏電、閘極氧化層缺陷 | 電遷移、介電崩潰、套刻誤差 |
| 失效物理 | 短通道效應、熱載子 | electromigration、TDDB |
FEOL 的核心物理：把純矽變成電晶體
FEOL 的目標是建立受閘極靜電控制的通道與摻雜形成的接面。關鍵步驟與其物理：
井區與通道工程
先以離子佈植形成 n-well 與 p-well（CMOS 需要兩種極性），劑量典型在 $10^{12}$～$10^{13}$ $\mathrm{ions/cm}^2$，能量數十至數百 keV。佈植後必須退火（annealing）——以快速熱退火（RTA）或雷射退火在毫秒～秒尺度加熱至約 1000～1100 °C，目的有二：
- 活化（activation）：讓佈植進去的摻質原子移入矽晶格替代位置，才能釋放載子。
- 修復（damage repair）：修補離子撞擊造成的晶格損傷與非晶化。
退火的兩難在於：溫度越高活化越完全，但摻質擴散也越嚴重，會破壞淺接面的陡峭度。先進製程因此走向毫秒級雷射退火，在極短時間內活化而幾乎不擴散。
閘極堆疊：High-k 與金屬閘
當閘氧化層（傳統 $\mathrm{SiO}_2$）薄到約 1.2 nm（不到 5 個原子層）時，量子穿隧漏電呈指數上升。對策是改用高介電常數（High-k） 材料（如 $\mathrm{HfO}_2$，$k \approx 20$，遠高於 $\mathrm{SiO}_2$ 的 3.9），在物理較厚的情況下提供等效薄的電容（以 EOT, equivalent oxide thickness 描述）：
$$\mathrm{EOT} = t_{\text{high-k}} \times \frac{k_{\mathrm{SiO_2}}}{k_{\text{high-k}}}$$
例：物理厚 4 nm 的 $\mathrm{HfO}_2$（$k=20$）→ $\mathrm{EOT} \approx 4 \times (3.9/20) \approx 0.78$ nm。物理夠厚壓制穿隧，電容卻等效於 0.78 nm 的 $\mathrm{SiO}_2$。
但 High-k 與傳統多晶矽閘極界面會產生費米能階釘扎（Fermi-level pinning） 與聲子散射導致遷移率下降，因此必須改用金屬閘極搭配特定功函數，這就是 HKMG（High-k Metal Gate） 整合方案。
BEOL 的核心：互連的電阻、電容與可靠度
當電晶體越做越快，訊號延遲的瓶頸從電晶體本身轉移到互連線。互連延遲以 RC 延遲描述：
$$\tau_{RC} \propto R \times C \propto \frac{\rho L}{A} \times \frac{\varepsilon A}{d}$$
縮線時：$L$ 與線寬同步縮 → $R$ 上升（$A$ 變小）、$C$ 受介電常數 $\varepsilon$ 主導。
對策是兩條材料路線：
- 降 R：以銅取代鋁。銅電阻率（$\approx 1.7 \ \mu\Omega\cdot\mathrm{cm}$）低於鋁（$\approx 2.7$），但銅會在矽與介電中快速擴散毒化元件，故需 阻障層（barrier, 如 TaN/Ta） 包覆，並改用鑲嵌製程（damascene）——先在介電層蝕出溝槽再填銅、再以 CMP 磨平，因為銅難以直接乾蝕刻。
- 降 C：以 low-k 介電取代 $\mathrm{SiO}_2$。引入孔隙（porous）或摻氟、摻碳的 low-k（$k$ 可低至 2.x），降低線間電容。但 low-k 機械強度差、易吸濕、CMP 與封裝應力下易裂，是良率與可靠度的難點。
互連的層級結構
現代邏輯晶片的 BEOL 常達 15～20 層金屬，依用途分級：
頂層金屬（thick metal）：電源、時脈分配、長距離訊號 —— 線寬大、電阻低
↑
中層金屬：區塊間訊號繞線
↑
局部互連（local interconnect）：cell 內短連線 —— 線寬最細、最密
↑
MOL / contact：接到電晶體源汲極與閘極
兩大可靠度失效模式
BEOL 的可靠度由兩個物理機制主導，是研究所層級必須掌握的：
電遷移（Electromigration, EM）
高電流密度下，導電電子與金屬原子間的動量轉移會推動金屬原子順電子流方向遷移，在陰極端形成空洞（void）、陽極端形成小丘（hillock），最終斷路或短路。其壽命由 Black 方程式 描述：
$$\mathrm{MTTF} = A \times J^{-n} \times \exp\left(\frac{E_a}{kT}\right)$$
其中： - $J$ = 電流密度（$\mathrm{A/cm}^2$） - $n \approx 1$～$2$（取決於成核或生長主導） - $E_a$ = 活化能（銅約 0.9～1.0 eV）
啟示：壽命對溫度呈 Arrhenius 指數敏感、對電流密度呈冪次敏感。這把最大允許電流密度設下了硬上限，是繞線與電源網路設計（EM/IR 簽核）的核心約束。
介電崩潰（TDDB, Time-Dependent Dielectric Breakdown）
介電層長期承受電場，會逐漸累積缺陷直到形成導電路徑而崩潰。low-k 因孔隙與較弱鍵結，TDDB 壽命更難守住，限制了線間距與工作電壓的下限。
整合流程與熱預算的鐵律
FEOL 與 BEOL 的順序不可逆，根本原因是熱預算（thermal budget）：
製程順序（簡化）：
1. FEOL：井區佈植 → 閘極堆疊 → 源汲極佈植 → 高溫退火（>1000 °C）
2. MOL：接點、局部互連
3. BEOL：逐層 damascene 銅互連（全程 < 400 °C）
一旦進入 BEOL，溫度就被鎖在約 400 °C 以下——因為銅會在高溫快速擴散、low-k 會劣化、已形成的淺接面會被擴散破壞。所有需要高溫的步驟必須在 FEOL 一次做完，這是製程整合不可踰越的鐵律。
前沿趨勢
- 背面供電（BSPDN）：把電源網路從正面 BEOL 移到晶圓背面，正面 BEOL 專心走訊號，可降低 IR drop 並釋放繞線資源，是 2 nm 世代的關鍵 BEOL 革新。
- 新互連金屬：當銅細線的阻障層佔比過高、電阻反升，業界探索鉬（Mo）、釕（Ru）等可不需厚阻障層的金屬。
- MOL 的微縮瓶頸：接點電阻在先進節點已成主要寄生電阻來源，contact 工程（如磊晶源汲極、矽化物界面）成為熱點。
核心結論：FEOL 與 BEOL 的分工，本質是「高溫做電晶體、低溫接線路」 的熱預算約束，加上「電晶體拼靜電控制、互連拼 RC 與可靠度」的物理分工。理解 EOT、damascene、電遷移 Black 方程式與 TDDB，才能看懂一片晶圓上數百道步驟為何非得這樣排序。
延伸閱讀：〈薄膜沉積：CVD 與 PVD〉、〈High-k 金屬閘極〉。