開關，是數位世界的最小單位
整個數位文明建立在一個簡單動作上：用一個訊號控制另一個訊號的通斷。MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金氧半場效電晶體）就是實現這個動作的元件。一顆現代處理器裡有數百億個這樣的開關，它們的物理特性決定了晶片的速度、功耗與可微縮性。理解 MOSFET 的元件物理，是理解整個半導體產業為何如此運作的鑰匙。
結構與工作原理
一個 N 通道 MOSFET（NMOS）有四個端點：
- 源極（Source）、汲極（Drain）：兩個重摻雜 n+ 區，是電流的進出口。
- 閘極（Gate）：上方的金屬/多晶矽電極，與通道之間隔著一層薄薄的閘氧化層（gate oxide）。
- 基體（Body/Substrate）：p 型矽底材。
當閘極電壓 $V_{\mathrm{GS}}$ 超過臨界電壓 $V_{\mathrm{th}}$ 時，閘極下方的 p 型矽表面被反轉（inversion）成 n 型通道，源汲之間導通。這就是「場效」——用垂直電場控制水平導電通道。閘極與通道形成一個電容（MOS capacitor），沒有直流電流流過閘極，這是 MOS 比雙極性電晶體省電的根本原因。
電流方程：元件物理的核心
飽和區電流
當 $V_{\mathrm{GS}} > V_{\mathrm{th}}$ 且 $V_{\mathrm{DS}}$ 夠大（$V_{\mathrm{DS}} \geq V_{\mathrm{GS}}-V_{\mathrm{th}}$，pinch-off）時，MOSFET 進入飽和區，汲極電流為：
$$I_D = \frac{1}{2}\mu C_{\mathrm{ox}}\frac{W}{L}(V_{\mathrm{GS}}-V_{\mathrm{th}})^2$$
其中 $\mu$ 為載子遷移率（mobility）、$C_{\mathrm{ox}}$ 為單位面積閘氧電容（$C_{\mathrm{ox}}=\varepsilon_{\mathrm{ox}}/t_{\mathrm{ox}}$）、$W/L$ 為通道寬長比（aspect ratio）、$V_{\mathrm{GS}}-V_{\mathrm{th}}$ 為 overdrive（過驅動電壓）。
這個平方律關係是數位/類比設計的基石。幾個關鍵洞見：
- $I_D \propto (W/L)$：加寬通道（大 W）電流大、開關快，但面積與電容也大——這是 P&R 上尺寸（upsizing）的物理依據。
- $I_D \propto C_{\mathrm{ox}} = \varepsilon_{\mathrm{ox}}/t_{\mathrm{ox}}$：閘氧越薄，控制力越強。這驅動了 $t_{\mathrm{ox}}$ 從數十 nm 一路薄化。
- $I_D \propto \mu$：遷移率越高電流越大，這是應變矽（strained silicon）與 GaN/SiC 等高遷移率材料的賣點。
線性區
當 $V_{\mathrm{DS}}$ 小（$V_{\mathrm{DS}} < V_{\mathrm{GS}}-V_{\mathrm{th}}$）時為線性/三極區，MOSFET 像個受閘壓控制的可變電阻，$I_D$ 約正比於 $V_{\mathrm{DS}}$。
微縮的代價：短通道效應
理想上把所有尺寸按比例縮小（Dennard scaling），效能與密度同步提升、功耗密度不變。但當通道長 L 縮到奈米尺度，短通道效應（SCE, Short-Channel Effects）接連浮現，是過去二十年元件演進的主要驅動力。
次臨界擺幅（SS）
MOSFET 在 $V_{\mathrm{GS}} < V_{\mathrm{th}}$ 時並非完全關閉，而是有指數式的次臨界電流（subthreshold current）。次臨界擺幅 SS 描述要讓電流降一個數量級（$10\times$）需減少多少閘壓：
$$SS = \frac{kT}{q}\ln(10)\left(1 + \frac{C_{\mathrm{dep}}}{C_{\mathrm{ox}}}\right)$$
室溫理論下限（$C_{\mathrm{dep}}=0$）約 60 mV/decade。
60 mV/dec 是 MOSFET 的熱力學鐵律：SS 越大，關閉狀態漏電越大、待機功耗越高。這也是為何電源電壓 $V_{\mathrm{DD}}$ 難以再大幅下降——$V_{\mathrm{th}}$ 不能無限降低，否則漏電爆炸。
DIBL 與其他效應
- DIBL（Drain-Induced Barrier Lowering，汲極引發能障降低）：高 $V_{\mathrm{DS}}$ 把源極端的能障拉低，使 $V_{\mathrm{th}}$ 隨 $V_{\mathrm{DS}}$ 下降而漂移，加劇關態漏電。
- 穿隧漏電（gate tunneling）：閘氧薄到約 1 nm（幾層原子）時，電子直接量子穿隧穿過，閘極漏電飆升。
- 熱載子效應、速度飽和等也限制了微縮。
漏電總和（subthreshold + gate + junction）使靜態功耗在先進節點與動態功耗同等重要。
材料與結構的反擊
High-k 金屬閘極（HKMG）
閘氧穿隧漏電的解法不是繼續薄化 SiO₂，而是換材料：用高介電常數（high-k）材料如 HfO₂（$k\approx20$，相對 SiO₂ 的 3.9）取代 SiO₂。如此可用較厚的物理厚度達到相同的等效電容（EOT, Equivalent Oxide Thickness）：$\mathrm{EOT} = t_{\text{high-}k}\times(k_{\mathrm{SiO_2}}/k_{\text{high-}k})$。物理厚則穿隧漏電指數下降。搭配金屬閘極消除多晶矽的耗盡效應，HKMG 在 45/32 nm 世代救了摩爾定律。
從平面到 FinFET 到 GAA
對抗短通道效應的另一條路是改善閘極對通道的靜電控制——用更多面包圍通道：
| 結構 | 閘極包覆 | 引入節點 | 靜電控制 |
|---|---|---|---|
| 平面 MOSFET | 1 面（頂部） | ～20 nm 前 | 最差，SCE 嚴重 |
| FinFET | 3 面（鰭兩側+頂） | 22/16 nm 起 | 大幅改善 |
| GAA / Nanosheet | 4 面（環繞） | 3/2 nm 起 | 最佳，可調 sheet 寬 |
FinFET 把通道立成一片「鰭（fin）」，閘極從三面包住，等效提升 W 並壓低漏電。GAA（Gate-All-Around）/ 奈米片（nanosheet）讓閘極 360° 環繞數層堆疊的水平 nanosheet，靜電控制最佳，且可藉調整 sheet 寬度連續調整驅動電流——這是 2/3 nm 世代的主力結構。
CMOS：互補對的省電哲學
實際數位電路用 CMOS（Complementary MOS）：NMOS（用電子）與 PMOS（用電洞）互補成對。在靜態時恆有一個關閉，幾乎不耗靜態電流，只在切換瞬間消耗動態功耗 $P \approx \frac{1}{2}CV_{\mathrm{DD}}^2 f$。這是數位積體電路能塞進數百億電晶體仍可散熱的關鍵。
失效模式與前沿
MOSFET 的長期可靠度面臨多種退化：NBTI/PBTI（偏壓溫度不穩定）使 $V_{\mathrm{th}}$ 隨時間漂移、TDDB（時變介電崩潰）使閘氧最終擊穿、熱載子注入（HCI）損傷介面、自加熱（self-heating）在 FinFET/GAA 因散熱路徑窄而加劇。
前沿方向包括：CFET（Complementary FET，把 NMOS 與 PMOS 垂直堆疊）進一步壓縮面積、2D 材料通道（如 MoS₂）追求原子級薄通道、背面供電改善壓降、以及探索打破 60 mV/dec 限制的穿隧電晶體（TFET）與負電容元件。MOSFET 的物理極限，正是整個半導體產業創新的疆界。
延伸閱讀：〈電晶體結構演進：平面、FinFET 到 GAA〉、〈CMOS 邏輯與反相器〉、〈High-k 金屬閘極〉。