沒有 EDA，就沒有現代晶片
一顆當代旗艦 SoC 裝著數百億顆電晶體。若一個工程師每秒手繪一顆電晶體、全年無休，光畫完就要數百年。人腦無法直接設計這個規模的系統——EDA（electronic design automation，電子設計自動化） 就是讓人類得以駕馭百億級複雜度的軟體骨幹。它把晶片設計從「畫電路」抽象成「描述行為、再由演算法逐層精煉到可製造的版圖」。
EDA 的核心價值是抽象層次（abstraction）與自動化：工程師在高層次描述「要做什麼」，工具自動把它轉成「電晶體怎麼擺、金屬線怎麼接」，並在每一層用演算法驗證正確性、最佳化效能功耗面積。
設計抽象金字塔
EDA 把設計組織成由高到低的抽象層，每層由對應工具支撐：
| 抽象層 | 描述內容 | 代表工具類別 |
|---|---|---|
| 系統／架構 | 功能、資料流、效能預算 | 高階合成、虛擬原型 |
| RTL（暫存器傳輸層） | 以 Verilog/VHDL 描述行為 | 模擬、Lint、邏輯合成 |
| 閘級（gate level） | 標準單元網表 | 形式驗證、靜態時序分析 |
| 實體（physical） | 佈局繞線後的版圖 | P&R、寄生萃取、DRC/LVS |
| 製造（mask） | GDSII／OASIS 光罩資料 | OPC、光罩合成 |
越往下，資料量越大、自由度越受物理限制。EDA 工具的職責就是在層與層之間做正確、最佳化的轉換，並保證上層的意圖被下層忠實實現。
EDA 工具的三大支柱
EDA 軟體大致可分三類，對應設計的三個基本問題：
- 合成（synthesis）—— 怎麼把抽象變具體：邏輯合成把 RTL 轉成閘級網表；高階合成（HLS）甚至從 C/C++ 直接產生 RTL。
- 實作（implementation）—— 怎麼擺進矽：佈局（placement）決定每個單元的座標，繞線（routing）連接它們，時脈樹合成（CTS）派送時脈，最後輸出 GDSII。
- 驗證與簽核（verification & signoff）—— 怎麼確定對：
- 功能驗證：模擬（simulation）、形式驗證（formal）、UVM 測試平台，確認行為符合規格。
- 時序簽核：靜態時序分析（STA）檢查所有路徑滿足 setup/hold。
- 物理簽核：DRC（設計規則檢查）、LVS（佈局與電路一致性）、寄生萃取、IR drop 與電遷移分析。
驗證常佔整個設計週期一半以上的工時——做出來不難，「證明它對」才是瓶頸。
IP 復用：站在別人的積木上
沒有人從零設計整顆 SoC。現代設計大量整合 IP（intellectual property，矽智財）：
- 軟 IP（soft IP）：以 RTL 交付，可重新合成、彈性高，如自訂的匯流排控制器。
- 硬 IP（hard IP）：已完成佈局繞線、針對特定製程優化的版圖，如 PLL、SerDes、記憶體編譯器產生的 SRAM、處理器核心。
EDA 流程必須支援 IP 整合、黑盒時序模型（.lib）、抽象視圖（LEF），讓設計者把外購 IP 當積木拼進系統。這是現代晶片能在數月內完成、而非數年的關鍵——也讓 EDA、IP 供應商與晶圓代工三方緊密綁定：IP 必須對應特定製程節點，EDA 工具必須讀得懂代工廠的 PDK（process design kit）。
為什麼 EDA 產業高度集中
EDA 是典型的高技術壁壘、高黏著度產業：
- 演算法極難：佈局繞線、時序最佳化、形式驗證背後是 NP-hard 的組合最佳化與大規模圖論問題，需數十年累積。
- 與製程深度耦合：每個新節點都要重做工具的物理模型、寄生模型、DRC 規則，工具商必須與代工廠同步開發。
- 生態鎖定：設計團隊一旦熟悉某套流程、累積腳本與方法學，切換成本極高。
結果是全球先進數位 EDA 幾乎由少數幾家把持。這讓 EDA 成為半導體供應鏈中與微影設備並列的「卡脖子」環節——出口管制一旦觸及 EDA 工具，被限制方連設計都無法完成，遑論製造。
前沿趨勢
- AI 驅動的 EDA：用機器學習與強化學習做佈局、調參、時序收斂，把過去靠資深工程師反覆試的工作自動化，縮短設計收斂時間。
- 雲端 EDA：把吃重的合成、驗證、簽核搬上雲，用彈性算力換週期。
- 3D IC 與 chiplet 的新需求：跨晶片的時序、熱、電源完整性分析，把 EDA 從單晶片推向系統級多晶片協同設計。
理解 EDA，就是理解「人類如何用軟體層層抽象，去設計連自己都無法逐顆檢視的百億電晶體系統」。
延伸閱讀：〈從 RTL 到 GDSII：數位設計流程〉、〈RTL 與邏輯合成〉。