為什麼數位世界選擇了 CMOS
互補式金氧半（CMOS，Complementary Metal-Oxide-Semiconductor）之所以統治整個數位積體電路，核心理由只有一個字：靜態功耗趨近於零。在理想的 CMOS 邏輯閘中，無論輸出為高或低，從電源 $V_{DD}$ 到地之間永遠存在一個截止的電晶體，因此穩態時幾乎沒有直流電流。這與早期的 NMOS-only 邏輯形成鮮明對比——後者在輸出為低時，下拉電晶體與負載電阻之間持續流過電流，靜態功耗居高不下，無法堆疊到百萬閘規模。
一個 CMOS 邏輯閘由兩個對偶網路構成：上拉網路（PUN，Pull-Up Network）由 PMOS 組成，負責把輸出拉向 $V_{DD}$；下拉網路（PDN，Pull-Down Network）由 NMOS 組成，負責把輸出拉向地。兩者在邏輯上互為對偶（串聯對並聯），確保任一輸入組合下，PUN 與 PDN 恰有一者導通、另一者截止，輸出永遠有確定的驅動路徑，且不會同時導通造成短路（轉態瞬間例外，後詳）。
反相器：最小的完整 CMOS 單元
最簡單的 CMOS 閘是反相器：一顆 PMOS（源極接 $V_{DD}$）與一顆 NMOS（源極接地），閘極共接輸入 $V_{in}$，汲極共接輸出 $V_{out}$。
- 當 $V_{in} = 0$ 時，NMOS 的 $V_{GS} = 0$ 低於閾值電壓 $V_{TN}$ 而截止，PMOS 的 $|V_{GS}| = V_{DD}$ 大於 $|V_{TP}|$ 而導通，輸出被拉至 $V_{DD}$（邏輯 1）。
- 當 $V_{in} = V_{DD}$ 時，角色互換，輸出被拉至 0（邏輯 0）。
這正是「反相」的由來，也是布林代數中 NOT 的物理實現。NAND、NOR 則在 PDN／PUN 加入串並聯結構即可組成，而 NAND 由於 NMOS 串聯（NMOS 載子遷移率較高）在面積與速度上通常優於 NOR，這也是標準元件庫偏好以 NAND 為基礎的原因。
電壓轉移特性與雜訊容限
反相器的電壓轉移特性（VTC，Voltage Transfer Characteristic）描述 $V_{out}$ 對 $V_{in}$ 的關係，呈現陡峭的 S 形。關鍵在轉態區的斜率，理想上希望增益（$dV_{out}/dV_{in}$）的絕對值遠大於 1，使輸入的微小擾動不會被放大成輸出的不確定。
VTC 上斜率為 $-1$ 的兩點定義了關鍵電壓：輸出高的下限 $V_{OH}$、輸出低的上限 $V_{OL}$，以及輸入低／高門檻 $V_{IL}$／$V_{IH}$。由此導出雜訊容限（NM，Noise Margin）：
$$NM_H = V_{OH} - V_{IH}$$
$$NM_L = V_{IL} - V_{OL}$$
對軌到軌（rail-to-rail）的 CMOS，$V_{OH} \approx V_{DD}$、$V_{OL} \approx 0$，因此雜訊容限可達 $V_{DD}$ 的 40% 左右——在 1 V 供電下約有 0.4 V 的抗干擾餘裕。這是 CMOS 抗雜訊能力的量化保證，也是它能在嘈雜的數位系統中可靠運作的根本。
切換門檻 $V_M$（$V_{in} = V_{out}$ 的點）由 PMOS 與 NMOS 的驅動強度比決定：
$$V_M \approx \frac{V_{DD} - |V_{TP}| + V_{TN} \cdot r}{1 + r}, \quad r = \sqrt{k_p / k_n}$$
其中 $k$ 為電晶體導通因子（與遷移率 $\mu$、氧化層電容 $C_{ox}$、寬長比 $W/L$ 成正比）。由於電洞遷移率約為電子的 1/2 至 1/3，要讓 $V_M$ 落在 $V_{DD}/2$（對稱、雜訊容限最大化），PMOS 寬度通常需設為 NMOS 的 2~3 倍。
功耗三分量：CMOS 真的不耗電嗎
CMOS 的總功耗可拆成三項，是低功耗設計的核心方程式：
$$P_{\mathrm{total}} = P_{\mathrm{dynamic}} + P_{\mathrm{short\text{-}circuit}} + P_{\mathrm{static}}$$
$$P_{\mathrm{dynamic}} = \alpha \cdot C_L \cdot V_{DD}^2 \cdot f$$
$$P_{\mathrm{short\text{-}circuit}} = I_{\mathrm{peak}} \cdot t_{sc} \cdot V_{DD} \cdot f$$
$$P_{\mathrm{static}} = I_{\mathrm{leak}} \cdot V_{DD}$$
| 分量 | 來源 | 主導條件 |
|---|---|---|
| 動態功耗 $P_{\mathrm{dynamic}}$ | 負載電容 $C_L$ 充放電 | 高活動率、高頻 |
| 短路功耗 $P_{\mathrm{short\text{-}circuit}}$ | 轉態瞬間 PUN／PDN 同時短暫導通 | 緩慢的輸入邊緣 |
| 靜態功耗 $P_{\mathrm{static}}$ | 次臨界漏電、閘極穿隧、接面漏電 | 先進節點、待機狀態 |
動態功耗的物理意義
每次輸出由 0 翻到 1，電源送出電荷 $Q = C_L \cdot V_{DD}$ 對負載充電，能量 $C_L \cdot V_{DD}^2$ 中恰好一半（$\frac{1}{2} C_L V_{DD}^2$）儲存於電容，另一半在 PMOS 通道電阻上耗散為熱；翻回 0 時儲存的能量又在 NMOS 上全部耗散。因此每個完整週期耗能 $C_L \cdot V_{DD}^2$，乘上頻率 $f$ 與活動因子 $\alpha$（每週期平均翻轉次數）即得 $P_{\mathrm{dynamic}}$。其中 $V_{DD}$ 的平方關係是降壓省電最有力的槓桿——這也是先進製程不斷壓低供電電壓的根本動機。
漏電：先進節點的新主角
在 90 nm 以前，$P_{\mathrm{static}}$ 幾乎可忽略；但隨閘長微縮，次臨界漏電（subthreshold leakage）隨 $V_T$ 下降而指數上升，閘極氧化層穿隧漏電隨 SiO₂ 變薄而急遽增加。這直接催生了兩項材料與結構革命：以 High-k 介電質（如 HfO₂）搭配金屬閘極抑制閘極漏電，以 FinFET／GAA 環繞閘極改善通道靜電控制、降低次臨界擺幅 S（理論極限 60 mV/decade）。在 7 nm 以下節點，待機漏電功耗往往與動態功耗同量級，使「電源閘控（power gating）」「多重 $V_T$」成為必備手段。
傳輸延遲與驅動強度
邏輯閘速度由傳輸延遲（propagation delay）刻畫，一階近似為：
$$\tau_p \approx 0.69 \cdot R_{on} \cdot C_L$$
$$R_{on} \propto \frac{1}{(W/L) \cdot \mu \cdot C_{ox} \cdot (V_{DD} - V_T)}$$
加大 $W/L$ 可降低 $R_{on}$、縮短延遲，但同時放大該閘自身的輸入電容，加重前級負載——這是扇出（fan-out）最佳化的核心取捨。常用的邏輯努力（logical effort）方法即把延遲拆為「邏輯努力 × 電氣努力 + 寄生延遲」，用以求解多級鏈的最佳級數與尺寸。提高 $V_{DD}$ 可加速，但動態功耗以平方上升、且逼近可靠度上限；降低 $V_T$ 可加速，但漏電指數惡化——速度、功耗、漏電構成 CMOS 設計的鐵三角。
失效模式與可靠度
- 閂鎖效應（latch-up）：CMOS 的 PNPN 寄生結構在 n-well／p-substrate 間形成寄生 SCR，受雜訊或 ESD 觸發後可能持續導通，造成 $V_{DD}$ 對地短路而燒毀。防制靠保護環（guard ring）、加強基板／井接觸。
- NBTI／HCI 老化：負偏壓溫度不穩定性與熱載子注入使 $V_T$ 隨時間漂移，造成時序衰退。
- 電遷移（EM）：高電流密度導致金屬互連原子遷移、斷線。
- 軟錯誤（soft error）：$\alpha$ 粒子或中子撞擊產生電荷，翻轉節點狀態，先進低電容節點尤為敏感。
前沿現況
如今單顆高階處理器整合數百億顆 CMOS 電晶體，供電降至 0.6~0.75 V，並透過 FinFET 至 GAA（Gate-All-Around）的結構演進、背面供電（BSPDN）降低供電阻抗來延續微縮。CMOS 反相器作為標準元件庫的基石，其 VTC、雜訊容限與功耗模型，仍是理解任何數位系統能耗與時序的第一性原理。
延伸閱讀：〈電晶體與 MOSFET：晶片的開關〉、〈電晶體結構演進：平面、FinFET 到 GAA〉、〈背面供電（BSPDN）〉。