當微縮放慢，封裝接棒成為進步引擎
摩爾定律式的電晶體微縮逐漸放緩、成本攀升，「把晶片疊起來、拼起來」成為延續系統效能的新引擎，業界稱之為「超越摩爾（More-than-Moore）」。其中最具代表性的兩項技術是 CoWoS（Chip-on-Wafer-on-Substrate）這類 2.5D 整合，與真正垂直堆疊的 3D IC。它們是 AI 加速器能餵飽數千個運算核心、達到 TB/s 級記憶體頻寬的物理基礎。
CoWoS：2.5D 的矽中介層架構
CoWoS 的核心是一片矽中介層（silicon interposer）——一塊本身不含主動電晶體、但佈滿超高密度走線與矽穿孔（TSV，Through-Silicon Via）的矽板。多顆晶粒（運算晶片 + 多顆 HBM 記憶體堆疊）以微凸塊（micro-bump）覆晶接到中介層上表面，中介層再透過 TSV 與底部 C4 凸塊連到封裝基板。
垂直堆疊（由上而下）：
運算晶粒 / HBM 堆疊
↓ micro-bump（pitch ~ 40~50 µm）
矽中介層（含 RDL 細線 + TSV）
↓ C4 bump（pitch ~ 100~150 µm）
封裝基板（substrate）
↓ BGA 球
PCB
之所以稱「2.5D」：晶粒仍是並排（不是疊在彼此上方），但靠中介層的細線實現近似 3D 的高密度連接。矽中介層的優勢在於走線密度遠高於有機基板——線寬／線距可達次微米，配合 micro-bump 的細 pitch，提供 HBM 所需的數千條並行 I/O。
為什麼 HBM 非 CoWoS 不可
HBM（High Bandwidth Memory）是多顆 DRAM 晶粒以 TSV 垂直堆疊（4/8/12/16 層）而成的記憶體立方體，採用極寬的介面（1024-bit/堆疊起跳）以低時脈換超高頻寬。如此寬的匯流排無法走傳統基板，必須靠矽中介層的細線連到運算晶片：
| 世代 | 介面寬度/堆疊 | 每堆疊頻寬 | 典型堆疊高度 |
|---|---|---|---|
| HBM2E | 1024-bit | ~ 460 GB/s | 8-Hi |
| HBM3 | 1024-bit | ~ 819 GB/s | 8/12-Hi |
| HBM3E | 1024-bit | > 1.2 TB/s | 8/12-Hi |
一顆 AI 加速器搭配 6~8 顆 HBM 堆疊，總記憶體頻寬可達數 TB/s——這正是大型 AI 模型訓練的命脈，也是「記憶體牆」的硬體解方。
3D IC：真正的垂直堆疊
3D IC 把主動晶粒直接疊在另一顆主動晶粒上方，以 TSV 或更先進的混合鍵合（hybrid bonding）做垂直電氣連接。與 micro-bump 相比，混合鍵合是 Cu-Cu 直接金屬鍵合 + 介電質鍵合，無凸塊、無焊料，連接 pitch 可從 micro-bump 的數十 µm 一舉降到 < 10 µm 甚至次微米：
- 連接密度暴增數十至數百倍，頻寬密度與能效大幅躍進。
- 垂直距離極短，互連寄生電容與延遲、能耗顯著下降（趨近晶片內走線）。
代表性應用是把 SRAM 快取或記憶體晶粒直接疊在邏輯晶粒上方（如把大容量快取 3D 堆疊到 CPU 上），大幅擴充頻寬與容量而不犧牲核心面積。SoIC 一類晶圓級 3D 鍵合即屬此範疇。
關鍵結構元件解析
- TSV（矽穿孔）：垂直貫穿矽晶的銅導通柱，直徑數 µm、深寬比可達 10:1 以上，需深矽蝕刻（DRIE）+ 阻障層 + 銅電鍍 + CMP。TSV 的寄生電容、漏電與「keep-out zone」（周圍應力影響電晶體特性的禁置區）是設計約束。
- micro-bump：晶粒對中介層的微凸塊，pitch 約 40~50 µm，是 CoWoS 互連密度的瓶頸之一。
- 混合鍵合：表面需原子級平整（CMP 控制至埃米級），於室溫接合介電質、退火使銅互擴形成連續金屬連接，對潔淨度與對準（overlay）要求極嚴。
- RDL（重佈線層）：在中介層或扇出封裝上重新分配 I/O 的細線層。
封裝方案比較
| 方案 | 維度 | 互連 | bump/pitch | 頻寬密度 | 主要用途 |
|---|---|---|---|---|---|
| 覆晶 BGA | 2D | C4 bump | ~ 150 µm | 低 | 一般 SoC |
| 扇出（InFO） | 2.xD | RDL | ~ 數十 µm | 中 | 行動 SoC |
| EMIB（嵌入矽橋） | 2.5D | 局部矽橋 | ~ 45 µm | 高 | 局部高速連接 |
| CoWoS-S（矽中介層） | 2.5D | 全幅矽中介層 + TSV | ~ 40~50 µm | 很高 | AI/HPC + HBM |
| 3D IC / SoIC（混合鍵合） | 3D | Cu-Cu 直接鍵合 | < 10 µm | 極高 | 快取/記憶體疊邏輯 |
取捨、失效模式與熱挑戰
- 熱密度是頭號敵人：3D 堆疊把多層高功率晶粒疊在一起，散熱路徑被上層阻擋，下層或被夾層晶粒形成熱點。對策包括背面散熱、矽中介層開散熱通道、甚至微流道（microfluidic cooling）直接在矽內走冷卻液。
- 熱機械應力與翹曲：矽中介層（大面積）與基板的 CTE 不匹配在熱循環下造成翹曲，誘發 micro-bump 裂、白凸、中介層裂。大尺寸中介層（已超過光罩面積，需拼接 reticle stitching）尤其難控。
- 良率乘積問題：CoWoS 把多顆昂貴 KGD + HBM 疊在一片中介層上，任一環節失效都報廢整個高價模組，KGD 篩選與鍵合良率攸關成本。
- TSV 應力與可靠度：TSV 周圍的壓電應力改變鄰近電晶體特性，銅與矽 CTE 差造成的疲勞、電遷移是長期可靠度議題。
- 產能瓶頸：CoWoS／SoIC 產能成為 AI 晶片真正的供給瓶頸，擴產週期長、設備昂貴。
前沿現況
矽中介層持續放大（多倍光罩面積、reticle stitching）以塞進更多運算晶粒與 HBM；混合鍵合 pitch 向次微米推進，使 3D 與 2.5D 界線模糊，演化為「3.5D」混合架構（先 3D 疊邏輯+SRAM，再 2.5D 接 HBM）；共封裝光學（CPO）把矽光子引擎拉進封裝以突破電氣 I/O 的頻寬與能耗牆；玻璃基板、面板級扇出（FOPLP）等新載體也在競逐下一代整合平台。封裝，已從產業鏈末端的「後段」，躍升為決定系統效能的前沿戰場。
延伸閱讀：〈Chiplet 與異質整合〉、〈先進封裝：Chiplet、CoWoS 與 2.5D／3D IC〉、〈記憶體入門：DRAM、NAND 與 HBM〉。